新思科技与台积电合作进行5纳米工艺技术认证

-满足新一代高性能计算与移动芯片设计需求
-增强设计与验证工具，旨在提高性能和实现超低功耗

重点：

• 工具通过了适合最新版本台积电N5/N5P DRM和SPICE模型的认证
• 启用新思科技功耗优化，支持移动设备的超低功耗需求
• 设计实现与signoff的相关一致性，通过了针对时序与参数提取的认证，缩短上市时间
• 合作还扩展至台积电的N6工艺技术认证，支持早期客户参与

新思科技（Synopsys, Inc.，纳斯达克股票代码：SNPS）近日宣布其数字与定制设计平台的数十项创新功能已获得高性能计算(HPC)和移动芯片设计所必需的台积电最先进5nm工艺技术认证。除了高性能计算和移动芯片设计流程认证外，新思科技设计工具还获得台积电业界领先的N5P和N6工艺技术认证，为早期客户设计工作提供支持。

台积电设计基础设施管理部门高级总监Suk Lee表示：“我们与新思科技的密切合作确保了良好的设计流程，以帮助客户应对高性能计算和移动设计日益复杂的要求，并实现5纳米工艺的流片创新。作为台积电生态系统的合作伙伴，新思科技继续扩大在台积电最先进5纳米工艺上实现高性能计算和移动设计解决方案的领先优势。”

在高性能计算和移动设计流程中增强多种设计工具功能使设计人员能够最大限度地利用台积电5纳米工艺在逻辑密度、性能和功耗方面超越上一代工艺节点的优势。从布局规划和布局开始，Synopsys Design Compiler^® Graphical综合和IC Compiler^™ II布局与布线创建了新功能，以处理新的5纳米间距、邻接和边界单元插入所适用的布局规则。对于移动设备的超低功耗需求，需要增加并使用越来越多的低漏电单元品种。因此，IC Compiler II也进行了功能升级，以应对低漏电单元布局合规化所增加的复杂性。作为高性能计算和移动设计流程平台认证的一部分，新思科技StarRC^™和PrimeTime® signoff解决方案”的结果与设计实现的结果进行了严格比较，以成功实现设计流程的相关一致性目标，从而提高设计收敛性，缩短整体上市时间。

新思科技芯片设计事业部营销战略副总裁Michael Sanie表示：“高性能计算和移动市场的快速创新，需要芯片团队更好利用5纳米加工技术，支持客户满足他们的设计和上市时间要求。与台积电的最新合作，可以更好地支持高性能计算和移动芯片设计的客户。我们将持续努力，为优化性能、功耗和逻辑密度提供一流的解决方案，并帮助客户按时上市。”

合作包含新思科技设计平台的关键产品和功能包括：

• IC Compiler II布局布线：全自动、全色布线和提取支持，加上扩展的过孔支柱自动化。部署新一代布局和布局合规化技术，包括先进引脚访问模型，以支持强力地缩小单元占用空间，提高设计利用率。

• PrimeTime时序signoff：针对低电压的先进变异建模，和增强的ECO技术，支持新的物理设计规则。

• PrimePower功耗signoff：先进的物理感知功耗模型，以精确分析超高密度标准单元设计的漏电效应。

• StarRC提取signoff：处理5纳米器件复杂性的高级建模，以及采用一种共用的技术文件，用于从综合到布局布线到Signoff的寄生提取一致性。

• IC Validator物理signoff：原生开发的合格DRC、LVS和填充运行集。DRC运行集在台积电发布设计规则的同时发布。

• HSPICE^®、CustomSim^™和FineSim^®仿真解决方案：精确的FinFET器件建模，具有蒙特卡罗功能支持，以及模拟、逻辑、高频和SRAM设计的电路仿真。

• CustomSim可靠性分析：符合5纳米电迁移规则的考虑自热效应的动态晶体管级IR/EM分析。

• Custom Compiler^™定制设计：支持新的5纳米设计规则、着色流程、多晶轨道区和新的MEOL连接要求。

• NanoTime定制设计时序signoff：5纳米器件的运行时间优化，FinFET堆的POCV分析，以及针对定制逻辑和嵌入式SRAM的增强信号完整性分析。

• ESP-CV定制设计功能验证：用于SRAM、宏和库单元设计的晶体管级符号等价性检查。